Открыл тему. Думаю будет приятно пообщаться с умными людьми

ОК, давайте общаться Вдруг и меня в умные запишут?

На чем мы остановились?

Нет, не надо ничего допускать. У него нет контактов с разными частями ядра.

если я правильно понимаю, то ядро — мс — память. что значит нет контактов??

это же не плата, которую можно безболезненно заменить
а в чем принципиальная разница? Только по пунктам и серьезно.
скорее всего архитектура была так построена
тоже, пожалуйста конкретику в студию

никто не подкинет ссылку на фото кристалла(желательно в HQ)

matik
ISA_user писал:
МС как раз один АРХИТЕКТУРНО законченный блок. Более того он связан с остальной частью кристалла (другими АРХИТЕКТУРНО законченными блоками)

2taf4u
Речь о том, что у МС нет связи с разными частями ядра. В таком варианте Вы были бы правы. А так у нас МС посажен на жесткую шину, на которой сам физический контроллер DDR SDRAM можно заменить.
Собственно, насколько мне известно, К8 с DDR2 уже есть, и оценка "до DDR2-667 смысла переходить нет" взялась не на голом месте.

никто не подкинет ссылку на фото кристалла(желательно в HQ)
Пороюсь, где-то была. На чипархитекте, по-моему

2taf4u
Я вроде нигде с ISA_User-ом и не спорил. Действительно, один архитектурно законченный блок. Ну и что, что он физически состоит из двух блоков?

Хорошо. Возьмём 2 МС от АМД и Интел. Оба контроллера ДДР-1.
Они взаимозаменяймы? По вашей логике ответ да.

другими АРХИТЕКТУРНО законченными блоками

matik
что под вашим пониманием шина

вы убираете часть на кристалле Timna отвечающую за Rambus и вставляете на его место решение по сдраму. — со второй страницы, собственно говоря с него всё и началось

2taf4u
По вашей логике ответ да
Упаси господи!
Почему?

Давайте по шагам, так меньше шансов ошибиться.

Контроллеры АМД и Интел на физическом уровне, скорее всего, похожи — тут трудно что-то придумать.
А вот в части связи с остальными блоками — наверняка разница есть. Понимаете?

То есть, схема такая: ядро процессора — > кэш второго уровня —> SRQ —> контроллер памяти, логика —> контроллер памяти, физическое управление модулями —> память.
От кэша второго уровня к SRQ и до логики контроллера памяти — специальная шина шириной 64 бита, работающая на частоте процессора.

В контроллере памяти Интел вполне может быть организовано по-другому. Почему Вы решили, что их можно заменить?
Например: колесо от "Волги" и "Москвича" функционально похожи, и работают с дорогой. Но почему Вы решили, что они взаимозаменяемы?!

другими
Так, предлагаю дождаться Андрея и спросить, что он имеет в виду.

2taf4u
что под вашим пониманием шина
В моем понимании шина — это некий интерфейс передачи данных, соединяющий два блока. А какие у нас еще есть варианты?

вы убираете часть на кристалле Timna отвечающую за Rambus и вставляете на его место решение по сдраму. — со второй страницы, собственно говоря с него всё и началось
Ну и что? До сих пор не вижу, в чем же здесь принципиальная невозможность?

matik
Ну и что? До сих пор не вижу, в чем же здесь принципиальная невозможность?
скажем более грубо
контроллер памяти, логика —> контроллер памяти, физическое управление модулями —> память.
у память скока контактов 184(ДДР-1)? таким образом по всей ширине канала идёт 184 контакта(хотя может часть и соединены). до ядра доходит всё теже 184 контакта(не надо придераться, я же написал, более грубо). У Timna и Rambus разное количество контактов, соответственно и до ядра дойдёт больше. вот про это я и писал: Берём отдельно контроллер. Допустим количество контактов у него 100 и эти контакты с определёнными частями ядра.
Возьмём другой контроллер с количеством контактов 150 и он немного больше по размеру. как ты туда впихнёшь его без перелопачивания всего ядра??

matik
что такое SRQ?

2taf4u
у память скока контактов 184(ДДР-1)? таким образом по всей ширине канала идёт 184 контакта(хотя может часть и соединены).
Нееее В контроллер физики — да. В контроллер логики — только 64 (или 128 в случае А64 939) контакта с данными (и то, возможны варианты с меньшим количеством). То есть только данные — зачем нам остальные туда тащить?

У Timna и Rambus разное количество контактов, соответственно и до ядра дойдёт больше. вот про это я и писал:
Погодите, шина данных внутри Timna явно имеет не такое же количество контактов, как модуль памяти. Это именно то, что я имел в виду: контроллер физики поменять придется. А логика останется той же. И, соответственно, останется той же остальная схема.

2taf4u
что такое SRQ?
Де-факто, коммутатор внутри процессора (точной расшифровки сейчас не помню).

У нас есть несколько блоков: контроллер памяти, контроллер НТ (до трех штук), ядро. Их надо соединить между собой. Все они соединены специальной шиной точка-точка с SRQ, который играет роль высокоскоростного коммутатора.

у Rambus какая шина была 64?

и чем зонимается контроллер логики?

2taf4u
Были модули двух разряднойстей: РС800 (РС1066), у тех по 16 бит. А еще были 32 разрядные модули PC4200 (если склероз меня не подвел )

И о чем это говорит?

Я вполне понимаю задумку Интеловских инженеров: если бы Рамбус стал со временем дешевым, его было бы выгодно так применять, меньше контактов. Но принципиальных сложностей заменить в Тimna контроллер на SDRAM (DDR SDRAM) не вижу.

Все, сорри, я на сегодня спать, голова не соображает...

matik писал(а):

---

2taf4u
что такое SRQ?
Де-факто, коммутатор внутри процессора (точной расшифровки сейчас не помню).

---

System Request Queue

2taf4u, стоп. По-моему, вы не понимаете некоторых принципиальных моментов.
Ядро процессора, строго говря, НЕ ЗАВИСИТ ОТ ТИПА ПАМЯТИ. Оно может более или менее учитывать особенности доставки данных тем или иным типом памяти, но не более. Контроллер же памяти — фактически мост, преобразующий запросы в формате ядра в формат конкретного типа памяти. Т.о., мост может быть относительно безболезненно заменен, при сохранении совместимости "по контактам" со стороны ядра.

Представить себе это можно, например, как установку процессора с НЕинтегрированным контроллером памяти в материнки с разными чипсетами — при неизменном ядре и его интерфейсе — мы используем разные контроллеры памяти.

Stranger_NN

подложка — мат плата
ЦПУ так и остается ЦПУ
МС — разные варианты неитнегрированных МС

matik
Собственно, насколько мне известно, К8 с DDR2 уже есть, и оценка "до DDR2-667 смысла переходить нет" взялась не на голом месте.
Есть, есть.

с клокеров:

Цитата:

---

Отметим, что процессоры степпинга F будут иметь иное конструктивное исполнение — Socket M2. Тем не менее, этот разъём сохранит много общих черт с Socket 939, и может даже существовать совместимость на уровне кулеров. Цель введения нового разъёма — внедрение нового контроллера памяти, поддерживающего двухканальную DDR2-667.

---

то есть люди даже разъём меняют, а вы говорите просто вырезал->вставил...

Цитата:

---

мост может быть относительно безболезненно заменен, при сохранении совместимости "по контактам" со стороны ядра.

---

ну вот и я о том же и говорю.

2taf4u
то есть люди даже разъём меняют, а вы говорите просто вырезал->вставил...
Причина-то в физическом уровне
Иная распиновка уже самих модулей памяти.

GNUS inc
Причина-то в физическом уровне
Иная распиновка уже самих модулей памяти.
а у Rambus и DDR разве одиноковая???

2taf4u, стоп..
Давайте вернемся к началу спора. Вы сказали, что контроллер DR DRAM не мог быть без больших проблем заменен на контроллер DDR DRAM. Так? Так вот, это НЕ так, потому что поменять упаковку у еще не вышедшего процессора вообще говоря не очень сложно, а сама замена контроллера, как мы выяснили, не требует редизайна ядра процессора.

Так вот, в этом свете увязывание отмены system-on-chip от Intel с провалом DR DRAM — представляется мне несколько надуманным.

Stranger_NN
поменять упаковку у еще не вышедшего процессора вообще говоря не очень сложно
ну если быть откровенным, то у ещё не вышедшего проца всё не сложно. кстати упаковка это нечто другое, но я вас понял
я имел ввиду, что формат с Socket 478 мог сместиться

Вы сказали, что контроллер DR DRAM не мог быть без больших проблем заменен на контроллер DDR DRAM
я сказал, что скорее всего архитектура была так построена, что нужно было более масштабное вмешательство в кристалл и перепроектирование оного. что занимает немало времени и $

2taf4u,

Цитата:

---

я имел ввиду, что формат с Socket 478 мог сместиться

---

Честно говоря, я процентов на 99 уверен, что system-on-chip никак не могла быть рассчитываема на socket 478. Там нужна совершенно другая упаковка, хотя бы в силу того, что из процессора помимо шины памяти должны были торчать еще, как минимум PCI и AGP, тоже не обделенные контактами..

Цитата:

---

я сказал, что скорее всего архитектура была так построена, что нужно было более масштабное вмешательство в кристалл и перепроектирование оного. что занимает немало времени и $

---

Так вот, этого не может быть, так как взаимодействие блоков внутри происходит по известной схеме, внутренний интерфейс контроллера памяти известен и неизменен, а заменить МС — в любом случае дело не столь уж дорогое, поскольку это функционально законченный и отдельный модуль с, повторюсь, известными интерфейсами..

Stranger_NN
Так вот, в этом свете увязывание отмены system-on-chip от Intel с провалом DR DRAM — представляется мне несколько надуманным.
Э..э, хотелось бы уточнить, что увязывание не было таким однозначным, как согласно твоего поста
Имелось ввиду, что основной причиной отмены TIMNA были цены на RAMBUS- они не снижались так быстро, как хотелось бы интелу (и интел понял к тому времни бесперспективность этой памяти в этом плане), что для system-on-chip (где главное-цена) смерти подобно (что и произошло). Так что провал RAMBUS все же имеет непосредственное отношение к смерти TIMNA. Дополнительной причиной была названа необходимость значительных затрат денег и времени на редизайн ядра (кстати, интегрированная в ядро TIMNA графика также непосредственно связана с подсистемой памяти), рефренса матплаты и т.п. Взвесив это все, интел отказался от TIMNA. имхо

>>а у Rambus и DDR разве одиноковая???
Встречный вопрос — а у i850 и i845 — одинаковая?
Понял о чём я?

Ivan Andreevich
вообще-то это был риторический вопрос

2taf4u
А ну тогда они все на риторические похожи