TeoAX
Estimate! Соответственно к техническим характеристикам эти цифры никакого отношения не имеют. Другими словами предмета разговора (процессора, для которого даны цифры в 40% и 80%) вообще нет
Ясно, что ничего не ясно. В данном случае, =based on estimated= согласно оценкам spec, кот-ое адресуется не к конро, а к преслеру и т.п.

Lev Dymchenko
Это было бы не плохо, потому что у меня поиск по spec не работает. Ничего путного никогда не выводит.
Единственное, что можно посоветовать тогда, то разве что сюда зайти и отчекить имеющиеся параметры.
http://www.aceshardware.com/SPECmine/

проясните, плиз, эти 40% относительно Pentium950 относятся к Conroe XE или к 2.66/1066/4?
Можно я за BorisU отвечу? А то он видимо шас на прямой линии с Хайфа, согласовывает то, сё ... ;)
Это должно относится, по логике вещей, к конро 2,6 ггц, т.к. этот силикон стоял в тест-системе

Цитата:

---

В данном случае, =based on estimated= согласно оценкам spec, кот-ое адресуется не к конро, а к преслеру и т.п.

---

Наверное, estimated относится к оценке spec для conore. Типа, ещё система сыровата и т.п.
Если к 2.66, то можно порадоваться.

U2
McZag
Я наверно что-то пропустил. АМД собирается делать L3 на той же вафле? Дороговато получится.
L3 на какой той вафле? 200мм? Вообще-то картина пока вырисовывается следующая:

— Rev. F = 90nm|200mm
— Rev. G (L3) = 65nm|300mm

Я полагал (и пока меня никто не разубедил в обратном), что L3 производится отдельно. И в процессор врезается уже на стадии упаковки (или как отдельная стадия). Только таким способом можно достичь разумной цены и достаточного объема (это многослойная, более дешевая память, чем внутрипроцессорный SRAM).

Еще один плюс L3 в том, что его можно заказывать на стороне. Это не очень верно стратегически, но финансово это намного выгоднее.

McZag
Я полагал (и пока меня никто не разубедил в обратном), что L3 производится отдельно
Так было во времена Pentium Pro. Сейчас L3 находится на том же кристалле, что и ядро.
Собственно, это легко заметно на тех же фотках Итаниума.

Еще один плюс L3 в том, что его можно заказывать на стороне. Это не очень верно стратегически, но финансово это намного выгоднее.
Как правило, сторонний L3 не обладает нужными скоростными характеристиками.

McZag
Я полагал (и пока меня никто не разубедил в обратном), что L3 производится отдельно. И в процессор врезается уже на стадии упаковки (или как отдельная стадия).
Это если допустить вариант, что L3 будет у амд вне кристалла, собственно matik уже ответил.

Только таким способом можно достичь разумной цены
Как раз "врезка" должна значительно удорожать конечную стоимость продукта.

Еще один плюс L3 в том, что его можно заказывать на стороне. Это не очень верно стратегически, но финансово это намного выгоднее.
Так на стороне делать это приведет к еще большему удорожанию.

matik
Как правило, сторонний L3 не обладает нужными скоростными характеристиками.
А реально какой L3 рассматривать можно, ну кроме озвученного ранее Z-RAM? SRAM 6T/1T? eDRAM? А если все-таки вне чипа?

U2
А реально какой L3 рассматривать можно
SRAM 6T/1T — только этот. Остальные на 3ГГц не работают просто. А делать его полускоростным уже не очень осмысленно.

McZag
Мне понравилась фраза "слухи материализуются". надо запомнить
В 2 часа ночи ещё и не такое напишу

Дело не в ATI. Они ничего не замедляли. Тем более они никому эту версию дров не будут отдавать
Там помоему было сказано что дрова одинаковые.

matik
Думаю придётся просто подождать несколько месяцев и посмотреть про дрова Нужно всего-то увидеть X2 3800+ vs FX-60 vs Conroe чтобы сделать выводы

matik
SRAM 6T/1T

Не убедительно. Вы хотите делать L3 по технологии L2. Какой в этом смысл?

1. Блины под процессоры вещь несравнимо более дорогая, чем под память.
2. Площадь большого L3 (например, 6-8МВ), сделанного по "плоской" процессорной технологии, будет слишком большой, и банально "съест" с фафли пару процессоров.
3. Зачем АМД технологии Рамбас? За что платятся деньги? Явно не только за возможность использовать XDRAM.
4. Itanium не аргумент: это процессор из другого ценового диапазона. Разработчикам была дана карт-бланш, они делали (до поры до времени), что хотели.
5. L3, имхо, будет работать через кросс-бар и часть контроллера памяти так же, как и обычная память, и рассматриваться другими процессорами как обычная память (иначе вы утонете в поддержке когерентности ЧЕТЫРЕХуровневой памяти)
6. U2 на стороне делать это приведет к еще большему удорожанию. Чтобы это действительно было дешевле, АМД нужно:
а) наладить массовое производство L3 по нестандартной (т.е. ЕЩЕ не производимой массово) технологии. Иначе затраты на R&D + запуск технологии + задействованные производственные мощности = многократно превысят стоимость готовых (даже очень дорогих) решений не только на сегодня но и в перспективе 2-3 лет.
б) Отказаться от производства L3 на той же пластине, что сам CPU (см. п. 2)
7. Вы сильно преувеличиваете скоростные требования к L3. Если L3 обеспечит вдвое большую ПСП и вдвое меньшую латентность (для такого кэша не нужно SRAM 6T/1T), чем обычная память, то при достаточных объемах (те же 6-8МВ) он на 100% удовлетворит требованиям многопроцессорных систем. Для того чтобы поднять скорость одного ядра надо менять микроархитектуру. Много ли получает К8 от увеличения кэша L2 вдвое? А вы хотите за счет L3 достичь каких-то невороятных результатов...

Докажите обратное

Ivan Andreevich
Там помоему было сказано что дрова одинаковые

Именно. Те самые, которые были оптимизированные Интел.

McZag
Почти на 100% уверен что ананд переустановил бы дрова. Проверю.

Ivan Andreevich
Почти на 100% уверен что ананд переустановил бы дрова. Проверю.

Не понял фразы. У вас там опять 2 ночи? Он их НЕ переустановил С точки зрения методики тестирования это правильно

McZag
Не убедительно. Вы хотите делать L3 по технологии L2. Какой в этом смысл?
При чем здесь я? Его сейчас так и делают. ВСЕ, кроме НР, которая в свое время использовала 1Т-SRAM на половинной частоте в НР8700 (или 8800, уже не очень точно помню). Дык это были 300MHz. А не вдесятеро (!) большая частота.

Пока из альтернатив — разве что Z-RAM, и то не очень понятно, когда это будет использоваться, и будет ли.
Де-факто сейчас L3 делают так же, как и L2.
Поэтому Xeon-ы МР дорогие. Точнее, в том числе и поэтому.

Блины под процессоры вещь несравнимо более дорогая, чем под память.
Блины — примерно той же стоимости. Дорогое там, думаю, производство, а не сам блин.

Площадь большого L3 (например, 6-8МВ), сделанного по "плоской" процессорной технологии, будет слишком большой, и банально "съест" с фафли пару процессоров
Так и есть (с поправкой на то, что кэш несколько лучше упаковывается). Посмотри на площадь процессоров с L3 кэшем (того же Gallatin-а, или Itanium-а)

Зачем АМД технологии Рамбас? За что платятся деньги? Явно не только за возможность использовать XDRAM
У Rambus есть очень неплохой работающий контроллер PCI-Е, а так же контроллеры DDR2. Думаю, их и лицензировали. Если бы отнять у них юридический отдел, замечательная компания получилась бы

L3, имхо, будет работать через кросс-бар и часть контроллера памяти так же, как и обычная память, и рассматриваться другими процессорами как обычная память (иначе вы утонете в поддержке когерентности ЧЕТЫРЕХуровневой памяти)
Зачем? Все можно сделать еще проще. Контроллер памяти присоединен к L3. В результате L3 для процессора — просто очень быстрая память. Собственно, везде, где есть L3, именно так и сделано.
Коггерентность поддерживать в этом случае никак специально не надо.

Много ли получает К8 от увеличения кэша L2 вдвое?
Кстати, довольно много. На оверклокерсах была статья Гаврика про тестирование ядер с разным объемом кэша. Так вот, там была довольно заметная разница (5 — 15%) в тех же игрушках.
Думаю, в серверных приложениях, которые характерны еще большими областями локальности, зависимость будет больше.

Если L3 обеспечит вдвое большую ПСП и вдвое меньшую латентность (для такого кэша не нужно SRAM 6T/1T), чем обычная память, то при достаточных объемах (те же 6-8МВ) он на 100% удовлетворит требованиям многопроцессорных систем.
Осталось понять, на какой технологии ты предлагаешь делать этот самый кэш. Итак?

matik
Блины — примерно той же стоимости. Дорогое там, думаю, производство, а не сам блин.

Нет. Я не располагаю точными данными, но разница, имхо, примерно раза в 3. SOI, другое по технологии легирование, другая поверхностная обработка, более жесткие нормы атомарного слоя кремния. На подложке для памяти современный процессор изготовить нельзя. АМД, кстати, полностью не производит сама процессорные вафли.

У Rambus есть очень неплохой работающий контроллер PCI-Е, а так же контроллеры DDR2
75 млн. за эти побрякушки? Хочу работать в Рамбас
Лично я почти не сомневаюсь, что АМД выпустит процессор с поддержкой XDR или XDR2

Коггерентность поддерживать в этом случае никак специально не надо
Я примерно об этом же.

На оверклокерсах была статья Гаврика про тестирование ядер с разным объемом кэша. Так вот, там была довольно заметная разница (5 — 15%) в тех же игрушках.
Именно. Если бы ты (Гаврик) показал 10-20%, то увеличение кэша любой ценой имело бы смысл. Дальнейшее удвоение L2 (при большей латентности!) дополнительно даст еще меньше — оптимистично 0-10%. L3 неизбежно имеет еще более худшие характеристики. Он ценен в многопроцессорных конфигурациях и для небольшого количества кэшелюбивых приложений.

Осталось понять, на какой технологии ты предлагаешь делать этот самый кэш. Итак?
Технологий внешней SRAM-подобной памяти много. Например, Micron RLDRAM II (доступна); Samsung QDRII (доступна), QDRII+(июнь 2006) и др.; SRAM от IBM и т.д.
Не исключаю возможности даже появления XDR в качестве кэш-памяти. Это убийство двух зайцев — и контроллер приделают, и прибавку получат. А когда производство XDR(II) станет по настоящему массовым... Ну это домыслы...

McZag
Нет. Я не располагаю точными данными, но разница, имхо, примерно раза в 3.
Не
Навскидку соотношение примерно такое: блин 300мм для 90нм технологии стоит порядка 3К. Блин 300мм с SOI + напряженный кремний стоит около 5К.
А 200мм SOI + strained silicon стоят тех же 3К.

АМД, кстати, полностью не производит сама процессорные вафли
Покупает у Soitek, в этом нет секрета.

75 млн. за эти побрякушки? Хочу работать в Рамбас
Это добряки Правда, думаю, 75 лимонов стоит весь пакет их патентов. Включая SDRAM, DDR, XDR, DDR2, и так далее.

Если бы ты (Гаврик) показал 10-20%, то увеличение кэша любой ценой имело бы смысл.
Дык он и показал. По крайней мере, в Quake III.

Micron RLDRAM II
В качестве кэша — не годится. Reduced Latency она по сравнению с обычной DRAM, со SRAM ей не сравниться. Да и частота работы — около 1ГГц. До трех ее не дотянуть.

; Samsung QDRII
Извини, но это обычная DRAM, просто с более навороченным внешним интерфейсом. Не хватит скорости и частоты работы

SRAM от IBM
Этого не понял. Что ты имеешь в виду?

Не исключаю возможности даже появления XDR в качестве кэш-памяти. Это убийство двух зайцев — и контроллер приделают, и прибавку получат. А когда производство XDR(II) станет по настоящему массовым... Ну это домыслы...
Совершенно исключаю такую возможность. Это убийство производительности, а не двух зайцев.
Ячейки XDR — это обычные ячейки DRAM. Они в принципе соперничать со SRAM в производительности не могут.

matik
Дык он и показал. По крайней мере, в Quake III.

Движок Quake III очень охотлив до кэшей. И очень любит агрессивный префетч. Помнишь, когда был К7, он откровенно сливал в Quake и PIII и PIV? При этом явного превосходства по кэшам не было (если сравнивать с Бартоном). Имхо, проблема работы с такими приложениями, не только и не столько в размере и скоросте кэшей, сколько в своевременном подтаскивании в этот кэш необходимых данных (ну либо обладание ОЧЕНЬ большим кэшем).

Все примеры памяти я привел, как потенциально удовлетворяющие моим запросам к L3. Я уже привел свои оценки — латентность доступа к третьему уровню (т.е. L1+L2+L3) как минимум в два раза ниже, чем к L1+L2+RAM и ПСП не менее чем в 2 раза выше. Кстати, частоты там не 1ГГц 300-500МНz. Но ты не прав, что это обычная DRAM. Мне что-то не попадалась обычная память с латентностью 5ns как у QDRII SRAM

SRAM от IBM
Этого не понял. Что ты имеешь в виду?
500МНz, 1Gbpp

McZag
Но ты не прав, что это обычная DRAM. Мне что-то не попадалась обычная память с латентностью 5ns как у QDRII SRAM
Тебе точно попадалась такая DRAM. Это DDR400. Что-то мне подсказывает, что они "слегка перепутали", какую задержку указывать. Если не согласен, укажи, какова, по твоему мнению, ячейка памяти в QDRII.

McZag
1. Блины под процессоры вещь несравнимо более дорогая, чем под память.
2. Площадь большого L3 (например, 6-8МВ), сделанного по "плоской" процессорной технологии, будет слишком большой, и банально "съест" с фафли пару процессоров.
Ну так напрямую нет смысла особого сравнивать — другой порядок там все же, объемы, прибыли, производство и т.д.
L3, сделанный на одной вафле, конечно съест дополнительную площадь, ну и что? Если правильно понимаю, те коры, кот-ые вроде как бы планируются с Л3 пойдут не на десктоп, а на высокорентабельный сектор — серверный, где уже свои законы и маржа, т.е. подобные шаги уже будут оправданы.

4. Itanium не аргумент: это процессор из другого ценового диапазона. Разработчикам была дана карт-бланш, они делали (до поры до времени), что хотели.
Да у всех хай-енд процессорах, точнее у их дизайнеров размер кристалла далеко не первая необходимость в отл. от масс-продукции.

а) наладить массовое производство L3 по нестандартной (т.е. ЕЩЕ не производимой массово) технологии. Иначе затраты на R&D + запуск технологии + задействованные производственные мощности = многократно превысят стоимость готовых (даже очень дорогих) решений не только на сегодня но и в перспективе 2-3 лет.
б) Отказаться от производства L3 на той же пластине, что сам CPU (см. п. 2)
Подождите о какой массовости продукции может идти речь? Речь может идти только об одном секторе, и очень сладком пироге. Сколько продаются камней в год для мобильного/десктопного, а сколько для серверного?
R&D и технологии? А что тут принципиально нового для чипмейкеров, это их профильный бизнес, тут крайне узкой специализации им и не требуется, все идет широким фронтом, и затратов космического масштаба не предвидится. Ну а мощности, скажем в случае с амд, думаю — не проблема, с постепенным переходом на 65нм на ФАБ36 высвобождаются ресурсы ФАБ30, которую чем-то можно и заполнить.

7. Вы сильно преувеличиваете скоростные требования к L3. Если L3 обеспечит вдвое большую ПСП и вдвое меньшую латентность (для такого кэша не нужно SRAM 6T/1T), чем обычная память, то при достаточных объемах (те же 6-8МВ) он на 100% удовлетворит требованиям многопроцессорных систем. Для того чтобы поднять скорость одного ядра надо менять микроархитектуру. Много ли получает К8 от увеличения кэша L2 вдвое? А вы хотите за счет L3 достичь каких-то невороятных результатов...
Вопрос — каким видите Л3 применительно к К8? Вне чипа? На кристалле?
Никто вроде и не спорит, что Л3 как раз в MP-конфигах и найдет, и проявит себя.
Ну если перекроить организацию кэша в К8, то с увеличением объема наверно можно должный прирост и получить, а в текущем варианте — вряд ли.

Про Рамбус вообще понял. Причем он здесь? При любом случае вот же любят и помянуть, и пнуть "Как? Опять Гуськов? Почему Гуськов?" ©

L3 неизбежно имеет еще более худшие характеристики. Он ценен в многопроцессорных конфигурациях и для небольшого количества кэшелюбивых приложений.
Ну вы же сами отвечате, куда нацеливается Л3-продукт, за себестоимость тут особо за сердце хвататься не надо

Samsung QDRII (доступна), QDRII+(июнь 2006) и др.; SRAM от IBM и т.д.
Так у этих типов памяти на сегодня технологический потолок в 500мгц.

А когда производство XDR(II) станет по настоящему массовым...
ХДР станет более массовым, когда к нему все-таки проявят интерес процессоро-строители, а не наоборот И не исключено, что Интел как раз первым и вернется к некогда брошенной половинке Летом, надеюсь, будет ясно.

McZag
matik
У сана спарк4+ Л3 есть на кристалле (L3 cache tags), а данные (L3 data cache) вынесены за чип, внешний SRAM. Такой вариант для амд не прокатит?

U2
У сана спарк4+ Л3 есть на кристалле (L3 cache tags), а данные (L3 data cache) вынесены за чип, внешний SRAM. Такой вариант для амд не прокатит?
Слишком медленно. Для медленных спарков вполне годится (тем более, что объемы кэшей там давно большие, делать такой накристальный кэш — самоубийство с точки зрения себестоимости процессора).
А вот для быстрых современных процессоров это плохой вариант.

И не исключено, что Интел как раз первым и вернется к некогда брошенной половинке
What's?! Again?!

U2
У сана спарк4+ Л3 есть на кристалле (L3 cache tags), а данные (L3 data cache) вынесены за чип, внешний SRAM.

Ровно это я и "предлагаю". Технологические ограничения на монокристальный L3 примерно 6-8МВ. Иначе получим коня, которого не прокормить. Даже с учетом его очень высокой цены. 2МВ L2 съедают примерно половину кристалла. +6МВ L3 съедят еще 3/2. Существенно ухудшится выход годных процессоров. Нерациональное размещение на вафле еще более ухудшит ситуацию.

Внешний SRAM, хоть и более медленный, позволит:
а) Более гибко выпускать процессоры. Кристалл один, объем кэша L3 может достаточно сильно варьироваться
б) Говорить не о 6МВ в пределе, а о нескольких десятках МВ, при этом получая более дешевый по себестоимости процессор (я настаиваю!)

Если сравнивать скорость монокристального и внешнего SRAM, то здесь все не так плохо. За счет октав, интерливинга и большей разрядности можно нивелировать частотные различия и получить удовлетворительную ПСП. Суммарная латентность доступа в L3, скорее всего будет скрадываться накладными расходами доступа в L1/L2/контроллер. Поэтому если предположить, что латентность внешнего L3 +5ns (т.е. порядка 10-15 тактов процессора), то СУММАРНАЯ латентность окажется в соотношении 2:3-3:4 или около того.

Но еще раз повторюсь. До тех пор, пока АМД не доработал предсказатель переходов, и не получил высокоэффективного агрессивного префетча, никакой L3 ему не поможет.

matik
Тебе точно попадалась такая DRAM. Это DDR400. Что-то мне подсказывает, что они "слегка перепутали", какую задержку указывать. Если не согласен, укажи, какова, по твоему мнению, ячейка памяти в QDRII.

Ну и зараза ты, Витя А самому лениво посмотреть? 5ns — это Clock Cycle Time. Access time — 2ns

http://samsung.com/Products/Semiconduct ... _rev00.pdf

Я в этом мало что понимаю, поэтому делай выводы сам. Ну и поделись с друзьями

5ns — это Clock Cycle Time. Access time — 2ns
Сlock Cycle Time = 5нс, говоришь?
А теперь объясни мне, как у тебя время доступа получилось меньше (!), чем один такт? :D:D Да еще и в 2.5 раза?

поэтому делай выводы сам
Посмотрю этот документ после 7 апреля, когда вернусь.

matik
Слишком медленно.
А разве они медленные именно из-за подобной организации кэша?

(тем более, что объемы кэшей там давно большие, делать такой накристальный кэш — самоубийство с точки зрения себестоимости процессора)
Ну если наращивать до 32 метров как у спарков, то само собой с/б к небесам возвыситься, а нужен ли такой метраж для К8+?

What's?! Again?!
Так летом истекает 5-летний контракт у интел с рамбусом. Забавно будет посмотреть чем все закончиться у них

McZag
Ровно это я и "предлагаю".
Слишком медленно, сказал бы я словами одного одессита

А L2 что делать? Тоже как у спарка, общий для ядер?

matik
А теперь объясни мне, как у тебя время доступа получилось меньше (!), чем один такт?

Не у меня, а у Самсунга. В pdf есть диаграммы и расшифровки, что эти термины означают

Посмотрю этот документ после 7 апреля, когда вернусь.
Вялые отмазки

U2
Ну если наращивать до 32 метров как у спарков, то само собой с/б к небесам возвыситься, а нужен ли такой метраж для К8+?

Имхо, для SMP систем мало кэша не бывает. 32 может по началу и не стОит, но выпустить, скажем, 2 модификации по 8 и 16МВ — самое то. Сложно сказать, окажется ли в 4+ системах 8МВ внешнего кэша быстрее 3-4МВ внутреннего. Но уж сопоставимо по скорости и дешевле в приготовлении — точно.

Для десктопов и рабочих станций, где 2 сокета, 4 ядра — предел, более предпочтительно смотрится монокристальный кэш. Всякие квэйки и хафлайфы летать будут. Такой кэш можно делать хотя бы из тех соображений, что где-то, начиная с осени, на Конро в потребительском сегменте ответить будет особо нечем.
Но тогда мы получим 2 разных кристалла — серверный и дестопный. В принципе, ничего страшного.

U2
А L2 что делать? Тоже как у спарка, общий для ядер?

Смысл? 2 уровня внутренней кэш-памяти для ядра это хороший подход. Теоретически, в десктопах, чтобы съэкономить пластину, L2 можно сократить рабочий объем до 512К (его в любом случае придется наращивать физический объем, чтобы разместить тэги L3. Впрочем, если посмотреть внимательно на кэш L2 K8... ). При относительно большом и быстром L3 (особенно, если параллелить запросы в L2 и L3) необходимость в большом L2 отпадает. Для серверов тэги L3 могут съесть еще больше, поэтому кристалл хочешь-не-хочешь получится достаточно большим.

Я предполагал, что дискуссия зайдет в тупик. Мы ведь друг друга не убедили Время рассудит...

McZag
Я предполагал, что дискуссия зайдет в тупик.

Сказал, как отрезал. Так и ветка правильная загнется. На самом деле рассуждения про L3 в К8 в данной ветке полный оффтоп. Предлагаю вернуться к сабжу. Есть что-нибудь новенькое?

McZag
Согласен в принципе. Мне непонятно тогда в этой ситуации явление в виде чипсета Horus.

Я предполагал, что дискуссия зайдет в тупик.
Если в течение суток тишина, значит тупик? Или в надежде на 24/7 саппорт на поднятый сабж?

Есть что-нибудь новенькое?
NGMA в виде конро либо имеет пока "плохую" имплементацию 64b, либо дезактивирован, если судить по прошедшему ИДФ. Ну это так, типа хоть что-нибудь добавить к сабжу

Цитата:

---

NGMA в виде конро либо имеет пока "плохую" имплементацию 64b, либо дезактивирован, если судить по прошедшему ИДФ.

---

Откуда такой вывод?

BorisU
Откуда такой вывод?
А подумать?
Где результаты, протестированные в 64б среде? Как там со совместимостью с АМД64? Некогда? Незачем? А вы типа докажите обратное (риторика)?
ИДФ — это все-таки не сухой и очередной пресс-релиз. На мероприятиях подобного масштаба можно было бы и считаю даже очень уместным хотя бы из маркетинговых и пр. движущих факторов продемонстрировать работоспособность в выне х64. И это было бы логичным ходом в свете приближающейся оси Виста, кот-ая правда успела намедни задержаться на один квартал-другой. Интелу ничего не стоило бы заявить, показать, что угодно, но дать знать каким-то образом, что все в этом плане у них ОК.
А ведь можно было бы не то что до кучи, а прям бить на поле амд, выдав результаты Half-Life 2/64bit, Far Cry/64bit, UT2004/64bit, раскрыв тем самым полностью потенциал. Ведь все равно был бы по идее быстрее в играх, коли в 32б (бумажный пока) лидер. Нет?
И почему сервер НР DL380 имеет на борту только 2гига памяти, кот-ый усиленно противопоставлялся сановскому серверу?
Вопросы ... вопросы ...

U2
И почему сервер НР DL380 имеет на борту только 2гига памяти, кот-ый усиленно противопоставлялся сановскому серверу?
С таким мосчным процессором ему и двух хватало
Больше для 32-битных тестов видимо и не надо было, да и FB-память могла на тот момент еще быть в дефиците...
А на спеке НР DL380 G5 в конфигурации c 8x2GB PC2-5300F — http://www.spec.org/osg/cpu2000/results ... 05753.html . Интересно порог ли это для него?

Думаю, что 64битный режим — не проблема сама по себе. Я вообще не ценю и не считаю это сложным, добавление 64 битности. Другое дело, что, например, увеличение размера кода и данных может негативно сказаться на процессорах с небольшим L1 КЭШ несколько сильнее, чем на процессорах с большим КЭШ.

Но вот что известно, это что топовый Сonore 2.66 будет несколько медленне топового Pentium4 в specfp.

Откуда это известно?

BorisU

От Бориса. Вы сами сказали, оперируя различными утечками информации.

Я такого не говорил

Ну вы сказали, что соотношение specint specfp для conroe какой-то серверный EE, составляет 2800/2500 и conroe 2.66 на 40% быстрее в rates чем Pentium950 3400. Берём калькулятор и считаем, можно обосновнно предположить, что соотношение будет у conroe 2.66 налогичное, по крайне мере, это наилучшая оценка.

вы с потолка взяли частоты. Неизвестно для какой частоты этои слухи, и для одной ли частоты int и fp

Цитата:

---

вы с потолка взяли частоты.

---

Кто взял с потолка частоты? , это вы взяли. Я взял лучший случай, что слухи для conroe 2.66 если эти слухи для XE, то это не смешно. А 2800/2500 это не так вожно, какой частоты. Один товариш заявил, что вроде из текста точно для топового серверного процессора. А то, что для одной частоты specint и specfp, это понятно. Иначе это будет чушью.

У вас странные требования к слухам. Да, они могут быть чушью. На то они и слухи.

Цитата:

---

У вас странные требования к слухам. Да, они могут быть чушью. На то они и слухи.

---

Тогда вообще ничего неизвестно, кроме тучи пиара. Хотя, вы доверяете вообще тому, что была сказано на слайдах IDF?

про 40% приемущества в spec int rates?

Lev Dymchenko
Тому, что написано на слайдах — да. Нет никаких оснований считать, что интел будет рисковать своей деловой репутацией.