В свете появления новых слухов возрождаю старую ветку, когда-то созданную matik-ом на ixbt.

Попробуем резюмировать то, что уже известно о К9 на сегодняшний день.

• процессор находится в разработке с весны 2003 года
• дата выхода — H2'2005, как минимум — в образцах
• Техпроцесс — 90nm и 65nm
• K9 и, как минимум, три следующих поколения, будут AMD64-процессорами
• Тем не менее с появлением К9 в AMD64 планируется ввести какие-то незначительные изменения
• K9 будут поддерживать то, что известно как NGSCB — Next-Generation Secure Computing Base. В терминологии Microsoft — это Palladium.
• Развернутая презентация архитектуры — на ближайшем осеннем Microprocessor Forum 2004
• Торговые марки при переходе к К9 не изменятся
• Есть основания полагать, что указанные в роадмапе AMD ядра Egypt, Italy, Denmark и Toledo будут именно ядрами К9
• К9 будет многоядерным процессором
• К9 будет изначально поддерживать более, чем 8-процессорные конфигурации за счет увеличения HT-линков (предположительно до пяти)
• Возможно появление К9 без встроенного контроллера памяти для многопроцессорных конфигураций (т.е., например, у половины процессоров IMT есть, у остальных — нет)
• Возможно появление чипа-компаньона для многопроцессорных конфигураций, который будет содержать лишь IMT и HT-свич на три линка. Позволит легкие апгрейды многопроцессорных систем и поддержку большего объема памяти меньшим числом процессоров
• IPC более 3х для одного потока
• Удвоение FPadd and FPmul, что может привести к удвоению производительности SSE2.

Информация от matik-а:

• K9 будет содержать встроенный контроллер памяти DDR II
• в К9 спекулятивное декодирование ветвлений (до 8-ми ветвлений). Кроме того, видимо, будет некий "кэш состояний" для быстрого отката назад в случае неправильно предсказанного ветвления.
• предположительно, в процессоре будет 3 полноценных х87 блока, три блока SSE2 и три блока ALU. При этом, декодеры смогут "упаковывать" их в группы по трое (FPU + SSE2 + ALU) для достижения максимальной производительности
• возможно, в процессоре K9 будет использоваться старый патент AMD, описывающий способ упаковки кристалла с интегрированным в крышку элементом Пельте
• не исключено, что в процессоре будет несколько буферов — что-то вроде кэша L0. Например, такой буфер размером 4 Кб будет расположен перед и после FPU. Задача — сделать работу FPU (SSE2, 3DNow) по возможности непрерывной
• не исключено, что К9 будет поддерживать кэш третьего уровня. Задача данного кэша — хранить код с комментариями. То есть, процессор при загрузке данных позволит декодеру "распоряжаться" прямо в кэше третьего уровня, расставляя комментарии непосредственно в специальных полях.
• по неподтвержденным данным, длина конвейера — 15 стадий ALU, 20 стадий FPU
  Возможно, что I-cache и декодер будут работать на удвоенной скорости
• говорят, что AMD рассматривает идею разместить кэш L3 на кристалле, с применением памяти 1T-SRAM.
• в К9 будет применен HyperTransport II
• протокол межпроцессорного взаимодействия (ныне MOESI) будет дополнен и улучшен
• поговаривают, что благодаря сверхбыстрой межпроцессорной шине, у К9 будет интереснейшая возможность: два процессора смогут делиться друг с другом свободными исполнительными блоками. К примеру, в одном сильно нагружено FPU, во втором оно простаивает: второй процессор сможет получать задания от декодера первого процессора
• K9, дойдя до ветвления, сможет исполнять обе его ветви параллельно
• Процессор будет способен исполнять параллельно "наперед" до 8 подобных ветвей, обеспечивать откат ветвлений "назад" по алгоритму, использовать технологию сжатия данных на лету, для увеличения эффективности использования объема кэша.

Информация от U2:

• Чистые спекуляции по К9 — от SPECint +5-10% и SPECfp + 33-50% до SPECint +10-15% и SPECfp + 50-75%. Зиждется сие на добавлении блоков FPADD & FPMUL (по оценкам "от") и пр. улучшений (по оценкам "до").

Хорошая тема.


По первой части — наиболее важной является инфа про MPF2004
Срок разработки безусловно занижен раза в три минимум.
Со сути, в плане перспектив и т.п. и т.д. важны два последних пункта, остальные — полезные мелочи.

По второй части — когда эти слухи дошли до человека, занимающего видную позицию в команде K9, было высказано следующее:

Цитата:

---

>Only one of the rumors quoted in this blurb are accurate enough to be even recognizable to the K9 architects.\

---

По третьей части — вопрос к U2
Откуда сведения?
Если я не путаю, приблизительно это писал П.Герасимов где-то ~ весною.

TeoAX
дата выхода — H2'2005, как минимум — в образцах
K9 выйдет на рынок не раньше H2/2006, а презентация архитектуры осенью сл. года. ИМХО.

Развернутая презентация архитектуры — на ближайшем осеннем Microprocessor Forum 2004
На MPF2004 от АМД будет одна презентация и то связанная с двукорностью
<BLOCKQUOTE><SPAN class=hquote>цитата:</SPAN><HR size=22><SPAN class=quote>Multicore Processors Go Mainstream with AMD64 Technology
presented by Kevin McGrath, Fellow, California Processor Division, AMD</SPAN><HR size=22></SPAN></BLOCKQUOTE>

Есть основания полагать, что указанные в роадмапе AMD ядра Egypt, Italy, Denmark и Toledo будут именно ядрами К9
Это откуда следует?

C@t
<I>Откуда сведения?
Если я не путаю, приблизительно это писал П.Герасимов где-то ~ весною.</I>
А кто П.Герасимов? И есть ли ссылка где об этом написано?

U2
Ссылки нет, кажется на IHub'е было (либо на Ace's, либо на SI).
Герасимов — (Peter Gerassimoff, pgerassi)

..

вот, google нашел одну из "вариаций на тему":
http://www.siliconinvestor.com/stocktalk/msg.gsp?msgid=20135750

C@t
Герасимов — (Peter Gerassimoff, pgerassi)
А Точно. Его оценки/спекуляции на ихабе. Только не весной, а летом. Я сразу то и не въехал

TeoAX
Техпроцесс — 90nm и 65nm
Может увидим и high-k

all
А вообще-то за возможными технологическими решениями не стоит забывать и о рыночных реалий/кондиций к выходу К9. Этот фактор будет определяющим каким в свет выйдет К9.

C@t: Срок разработки безусловно занижен раза в три минимум.
Смотря что считать датой начала разработок.
Март 2003 года — это дата работы за "чертежной доской".

U2: K9 выйдет на рынок не раньше H2/2006
H2'2005 — дата, озвученная самой AMD (Ф.Вебером).

> Это откуда следует?
Это уже просто слухи.

TeoAX
H2'2005 — дата, озвученная самой AMD (Ф.Вебером).
И когда же это было озвучено? Н2/2005 — никак не м.б. Презентация архитектуры вполне реально, но появление на рынке — нет.

Это уже просто слухи.
Так вы же написали вначале есть основания?! Egypt, Italy, Denmark и Toledo — К8 деривативы.

TeoAX
Информация от matik-а:
Редкий болтун На самом деле сейчас я сильно сомневаюсь в "источнике".... Тогда, на волне воодушевления, я написал то, что узнал, но сейчас сомненья гложут. Очень уж масштабными получаются изменения — слишком масштабными для одной архитектуры.

Думаю, что тот единственный пункт, с которым согласился один из разработчиков К9, касался Hyper Transport II — это самое простое (и логичное) нововведение.

U2
А вообще-то за возможными технологическими решениями не стоит забывать и о рыночных реалий/кондиций к выходу К9. Этот фактор будет определяющим каким в свет выйдет К9.
Безусловно!

<font class="off">matik
> Тогда, на волне воодушевления, я написал то, что узнал
Дык, и правильно! За то, что ты тогда написал — очередной большой спасиб </font>

<font class="off">C@t
очередной большой спасиб
Типа, это была удачная провокация? </font>

Ничего про К9 на Fall Processor Forum 04 не будет, вот выступление АМД:

<BLOCKQUOTE><SPAN class=hquote>цитата:</SPAN><HR size=22><SPAN class=quote>
AMD kicks off the session with a landmark paper, "Multicore Processors Go Mainstream with AMD64 Technology." AMD publicly demonstrated its first multicore Opteron processors to industry analysts and the press during the week of August 30 and is driving hard to move its multicore designs into servers. Can AMD leverage its 64-bit x86 architecture and multicore processors to win more server designs away from Intel? The speaker addressing that question is AMD Fellow Kevin McGrath, chief architect of AMD64.
</SPAN><HR size=22></SPAN></BLOCKQUOTE>

Все расписание позавчера опубликовали, вот тут:

September 20, 2004 Preview: Fall Processor Forum

У Трансметы и то интереснее материал готовится...

А на Processor Forum Taiwan, который пройдет 19-20 октября, АМД вообще не будет выступать, хотя, ряд интересных презентаций будет...

TeoAX
Возможно появление чипа-компаньона для многопроцессорных конфигураций, который будет содержать лишь IMT и HT-свич на три линка. Позволит легкие апгрейды многопроцессорных систем и поддержку большего объема памяти меньшим числом процессоров
Т.е. АМД полезет в чипсетный бизнес? ИМХО вряд-ли, т.к. это решение очень нишевое и его лучше отдать специалистам, которые имеют опыт.

два процессора смогут делиться друг с другом свободными исполнительными блоками.
Уже обсуждалось и пришли к выводу что идея бесперспективна — уж слишком быстрый линк нужен между ядрами.

хранить код с комментариями. То есть, процессор при загрузке данных позволит декодеру "распоряжаться" прямо в кэше третьего уровня, расставляя комментарии непосредственно в специальных полях.
Более подкованные (чем я) участники высказали мнение что у К8 хромают кэши, а такой подход нагрузит их еще больше. Да и какой смысл отказываться от существующей схемы, когда для этих целей используются ECC биты L1?

К9 будет изначально поддерживать более, чем 8-процессорные конфигурации за счет увеличения HT-линков (предположительно до пяти)
ИМХО, проще HT2 ввести.

<I>вот, google нашел одну из "вариаций на тему":
http://www.siliconinvestor.com/stocktalk/msg.gsp?msgid=20135750[/i]
"Остапа понесло". ©

KSP
Уже обсуждалось и пришли к выводу что идея бесперспективна — уж слишком быстрый линк нужен между ядрами
Для внешних ядер — сложно, согласен. А в контексте двухядерных решений?

Цитата:

---

>matik: А в контексте двухядерных решений? \

---

Там дело даже не в скорости, а в управлении этим хозяйством.
Так что в контексте тех двухядерных решений, что предлагаются сейчас, IMHO, тоже бесперспективно.
Да и вообще, IMHO, проще (в смысле, займут меньше места, чем лишняя логика управления) тупо продублировать исполнительные устройства в каждом из ядер, чем отправлять отдельные инструкции в ядро соседа.
А вот связки инструкций --- м.б. и можно. Но непонятно как их выделять из общего потока.
Вообще, я думаю, будущее за SMT.

matik, VLev — чудится мне, что вы сейчас EPIC изобретете...

<BLOCKQUOTE><SPAN class=hquote>цитата:</SPAN><HR size=22><SPAN class=quote>Stranger_NN:
matik, VLev — чудится мне, что вы сейчас EPIC изобретете... </SPAN><HR size=22></SPAN></BLOCKQUOTE>
Ну, не совсем. В EPIC связки "горизонтальные" --- независимые, а я говорю о "вертикальных", т.е. зависимых.
А вот HyperThreading изобрести --- можно

All
А что если
два ядра K8 (с возможностью делиться исполнительными устройствами и общим кэшем) будут составлять одно ядро K9 — HyperThreading получается

nicnic:
<I>А что если
два ядра K8 (с возможностью делиться исполнительными устройствами и общим кэшем) будут составлять одно ядро K9 — HyperThreading получается </I>

Нет, лучше, чем HyperThreading. Потому, что два полноценных ядра — лучше, чем одно с HyperThreading. А чтобы получилось одно K9 — HyperThreading, нужно, чтобы у него декодер и шедулер были соответственно расширены, иначе больше пресловутых 3 инструкций он не проглотит, сколько бы исполнительных блоков у него не было...

Shurik_ant
Я не совсем о этом. Я о возможности дублирования декодеров в одном ядре К9. Хотя тут встают проблемы связки декодеров с одним кэшом и их же с исполнительными устройствами. Так что этот вариант похоже менее реален чем уширение декодера

VLev, отчего же HTT... Нет, я исхожу из того, что если межузловые линки относительно медленные, то есть резон заранее планировать распределение потоков команд. Т.е., возвращаемся к определенному в процесс компиляции предварительному раскладыванию команд для оптимизации использования ресурсов.. Чистый EPIC.

nicnic, не, так тоже резона нет, лучше иметь два полноценных ядра и обеспечить им маскимальную загрузку, а вот для этого совместное использование СОЗУ (в виде кэша 2-го или 3-го уровня) очень даже неплохо.

Stranger_NN, А разве АМД не обещались, что у 2х ядерных процов будет по своему кэшу?
Но уту втаёт вопрос о синхронизации(разветвлении) вычислений, чтоб данные содержащиеся в одном кэше не попадали и во второй. Надеюсь понятно, к чему я клоню, по-другом солжно сформулировать

paska
1. Понятно, что свой кэш д.б. Но, производить обмен данными между потоками отображая данные в медленную оперативную память как минимум нецелесообразно. Поэтому мне кажется, что должна быть быстродействующая память (пускай как третий уровень кэша) общая для обоих ядер.
2. Механизмы обеспечения кэш-когерентности известны давно, никакой тайны в них нет.

matik
Думаю, что тот единственный пункт, с которым согласился один из разработчиков К9, касался Hyper Transport II — это самое простое (и логичное) нововведение.
1. А это был не тот чел, что ушел из АМД на вольные хлеба?
2. НТ2 ведь с прицелом на DDR2-667/800, а что будет у К9? DDR2 или DDR3? FB-DIMM? XDR?

U2
1. Не знаю
2. Ну, как бы НТ2 напрямую с памятью вовсе не связано... Теоретически, ничего не мешает существовать К8 и НТ2, К9 и НТ.

C@t
А кто эту фразу конкретно сказал? ФИО есть? А главное когда это было сказано? — Only one of the rumors quoted in this blurb are accurate enough to be even recognizable to the K9 architects.

matik
Ну, как бы НТ2 напрямую с памятью вовсе не связано... Теоретически, ничего не мешает существовать К8 и НТ2, К9 и НТ.
Может я криво выразился, но я не про память<-MC, а в контексте "согласия" х-разработчика К9. Ведь DDR2-667/800 и НТ2 (не зря же спецификации уже давно определены) — явные кандидаты, скажем условно, на модифицированную К8 платформу в будущем, посему я их увязал вместе. К тому же более шустрая НТ2 будет, скорее всего (не уверен), востребована именно в двухядерных решениях.
Почему к9дизайнер должен был, по-вашему, согласиться из всего "букета" с НТ2, а не скажем с ДДР2 (что тоже было бы логично)? Только из-за того, что без НТ никуда? И будет ли вообще МС в К9 и т.д.? Впрочем, вопросов у всех много, а ответов более-менее определенных мы еще наверно не скоро узнаем ...

U2

Mitch Alsup на cоmp.arch'е
(там несложно отыскать)

<BLOCKQUOTE><SPAN class=hquote>цитата:</SPAN><HR size=22><SPAN class=quote>1. Понятно, что свой кэш д.б. Но, производить обмен данными между потоками отображая данные в медленную оперативную память как минимум нецелесообразно. Поэтому мне кажется, что должна быть
быстродействующая память (пускай как третий уровень кэша) общая для обоих ядер.</SPAN><HR size=22></SPAN></BLOCKQUOTE>
Ну или быструю оперативку L3 наверно будет присутствовать на топовых К9, это моё ИМХО

paska, как не крути, а работающая на частоте ядра память всяко быстрее. Да и шину можно пошире сделать. Это во-первых, а во-вторых — как-то мне не очень понятно сочетание "не топовые к9". Поначалу они все будут только самый топ, а по мере развития... Может и сделают версию без общего кэша, но сильно вряд ли, потому как сильно, опять же, медленее будет.

Stranger_NN
Matik
по поводу двухядерных.
когда-то давно от АМД были рисунки, где был нарисован возможный вариант двухядерного проца, там было 2 ядра, один хбар, один кэш и т.д. Причем тогда было сказано, что в существующих к8 линк от хбара (точнее кажется SRI) уже есть и все типа работает.
Теперь же идут по несколько упрощенному (а может быть и нет) пути, т.е. просто удваивая количество ядер на подложке.
Соответсвенно вопрос — внутри кристалла два этих вообщем-то полноценных ядра будут связаны НТ или ее более скоростной разновидностью? Или еще чем-то? Есть инфа на данную тему. Потому что картинки которые я видел до конца не пролили свет на данную тему.
хотя может быть новый вариант и не упрощенный, а вынужденный — вызванный просто нехваткой кэша для двухядерных процов или просто лучшей его утилизацией в настояхих СМП системах

[Исправлено: ISA_user : 27-09-2004 16:53]

ISA_user
Насколько я понимаю, ядро связано с SRQ не НТ, а полночастотной 64 битной шиной. А уж SRQ связан такой же шиной с МС. Думаю, резонно предполагать, что второе ядро привязано к SRQ так же.

ISA_user
хотя может быть новый вариант и не упрощенный, а вынужденный — вызванный просто нехваткой кэша для двухядерных процов или просто лучшей его утилизацией в настояхих СМП системах
Почему нехваткой? Кэша, конечно, много не бывает, но он занимает площадь. Как ты думаешь, что разумнее — потратить 50кв.мм. на второй мегабайт кэша, или на второе ядро?! Занимают они примерно одинаковую площадь...

matik
тогда хорошо, т.к. когерентность кэшей внутри двухядерника будет обеспечиваться ну очень быстро.
кстати шина между кэшем и ядро и ядром и SRQ — имеют одинаковый ПС? просто интересно.

ISA_user
кстати шина между кэшем и ядро и ядром и SRQ — имеют одинаковый ПС? просто интересно.
Ну, судя по нашей же совместной статье , между ядром и кэшем второго уровня две шины по 64 бита. Эта помедленнее.

matik

Цитата:

---

>Эта помедленнее\

---

вопрос на сколько

ISA_user
В теории — в два раза (одна шина 64 бита вместо двух)...
На деле — не знаю, сложно как-то оценить без статистики загрузки.

Надо бы ветку переименовать:
"In the finest Intelesque naming traditions, the dual core K8 is now K9, and the next real core is K10. "
http://www.theinquirer.net/?article=18967

KSP, И что теперь инкваеру верить?

Инквайру иногда можно и поверить... Но ветку переименовывать точно лень

matik
главное чтобы мы не прочитали потом, что the 4 core K8 is now K10, and the next real core is K11.